TABLE 11-7: PORTD REGISTER MAP FOR 100-PIN DEVICES ONLY
Bits
31/15
30/14
29/13
28/12
27/11
26/10
25/9
24/8
23/7
22/6
21/5
20/4
19/3
18/2
17/1
16/0
6300
ANSELD
31:16
—
—
—
—
15:0 ANSELD15 ANSELD14 ANSELD13 ANSELD12
—
—
—
—
—
—
—
—
—
—
—
—
— 0000
—
—
— ANSELD7 ANSELD6 —
— ANSELD3 ANSELD2 ANSELD1 — F0CE
6310
TRISD
31:16
—
15:0 TRISD15
—
—
—
—
—
—
—
—
—
—
—
TRISD14 TRISD13 TRISD12 TRISD11 TRISD10 TRISD9 TRISD8 TRISD7 TRISD6 TRISD5 TRISD4
—
TRISD3
—
TRISD2
—
TRISD1
— 0000
TRISD0 FFFF
5320
PORTD
31:16
15:0
—
RD15
—
RD14
—
RD13
—
RD12
—
RD11
—
RD10
—
RD9
—
RD8
—
RD7
—
RD6
—
RD5
—
RD4
—
RD3
—
RD2
—
RD1
—
RD0
0000
xxxx
6330
LATD
31:16
—
15:0 LATD15
—
LATD14
—
LATD13
—
LATD12
—
LATD11
—
LATD10
—
LATD9
—
LATD8
—
LATD7
—
—
—
LATD6 LATD5 LATD4
—
LATD3
—
LATD2
—
LATD1
— 0000
LATD0 xxxx
6340
ODCD
31:16
—
—
15:0 ODCD15 ODCD14
—
ODCD13
—
—
—
—
—
—
—
—
—
ODCD12 ODCD11 ODCD10 ODCD9 ODCD8 ODCD7 ODCD6 ODCD5 ODCD4
—
ODCD3
—
ODCD2
—
ODCD1
— 0000
ODCD0 0000
6350
CNPUD
31:16
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
— 0000
15:0 CNPUD15 CNPUD14 CNPUD13 CNPUD12 CNPUD11 CNPUD10 CNPUD9 CNPUD8 CNPUD7 CNPUD6 CNPUD5 CNPUD4 CNPUD3 CNPUD2 CNPUD1 CNPUD0 0000
6360
CNPDD
31:16
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
— 0000
15:0 CNPDD15 CNPDD14 CNPDD13 CNPDD12 CNPDD11 CNPDD10 CNPDD9 CNPDD8 CNPDD7 CNPDD6 CNPDD5 CNPDD4 CNPDD3 CNPDD2 CNPDD1 CNPDD0 0000
6370
CNCOND
31:16
15:0
—
ON
—
—
—
—
SIDL
—
—
—
—
—
—
—
—
—
—
—
—
—
— 0000
—
—
—
—
—
—
—
—
—
—
— 0000
6380
CNEND
31:16
—
15:0 CNIED15
—
CNIED14
—
CNIED13
—
—
—
—
—
—
CNIED12 CNIED11 CNIED10 CNIED9 CNIED8 CNIED7
—
—
—
CNIED6 CNIED5 CNIED4
—
CNIED3
—
CNIED2
—
CNIED1
— 0000
CNIED0 0000
31:16
6390 CNSTATD 15:0
—
CNS
TATD15
—
CN
STATD14
—
CN
STATD13
—
CN
STATD12
—
—
—
—
—
CN
CN
CN
CN
CN
STATD11 STATD10 STATD9 STATD8 STATD7
—
—
—
CN
CN
CN
STATD6 STATD5 STATD4
—
CN
STATD3
—
CN
STATD2
—
CN
STATD1
— 0000
CN
STATD0 0000
Legend:
Note 1:
x = Unknown value on Reset; — = Unimplemented, read as ‘0’; Reset values are shown in hexadecimal.
All registers in this table have corresponding CLR, SET and INV registers at its virtual address, plus an offset of 0x4, 0x8 and 0xC, respectively. See Section 11.2 “CLR, SET, and INV Registers” for
more information.