TABLE 11-4: PORTB REGISTER MAP
Bits
31/15
30/14
29/13
28/12
27/11
26/10
25/9
24/8
23/7
22/6
21/5
20/4
19/3
18/2
17/1
16/0
6100
ANSELB
31:16
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
— 0000
15:0 ANSELB15 ANSELB14 ANSELB13 ANSELB12 ANSELB11 ANSELB10 ANSELB9 ANSELB8 ANSELB7 ANSELB6 ANSELB5 ANSELB4 ANSELB3 ANSELB2 ANSELB1 ANSELB0 FFFF
6110
TRISB
31:16
—
—
—
—
—
—
—
—
—
—
—
15:0 TRISB15 TRISB14 TRISB13 TRISB12 TRISB11 TRISB10 TRISB9 TRISB8 TRISB7 TRISB6 TRISB5
—
TRISB4
—
—
—
— 0000
TRISB3 TRISB2 TRISB1 TRISB0 FFFF
6120
PORTB
31:16
15:0
—
RB15
—
RB14
—
RB13
—
RB12
—
RB11
—
RB10
—
RB9
—
RB8
—
RB7
—
RB6
—
RB5
—
RB4
—
—
—
— 0000
RB3
RB2
RB1
RB0 xxxx
6130
LATB
31:16
—
15:0 LATB15
—
LATB14
—
LATB13
—
LATB12
—
LATB11
—
LATB10
—
LATB9
—
LATB8
—
LATB7
—
LATB6
—
LATB5
—
LATB4
—
LATB3
—
LATB2
—
LATB1
— 0000
LATB0 xxxx
6140
ODCB
31:16
—
—
—
—
—
—
—
—
—
—
—
15:0 ODCB15 ODCB14 ODCB13 ODCB12 ODCB11 ODCB10 ODCB9 ODCB8 ODCB7 ODCB6 ODCB5
—
ODCB4
—
—
—
— 0000
ODCB3 ODCB2 ODCB1 ODCB0 0000
6150
CNPUB
31:16
—
—
—
—
—
—
—
—
—
—
—
15:0 CNPUB15 CNPUB14 CNPUB13 CNPUB12 CNPUB11 CNPUB10 CNPUB9 CNPUB8 CNPUB7 CNPUB6 CNPUB5
—
CNPUB4
—
—
—
— 0000
CNPUB3 CNPUB2 CNPUB1 CNPUB0 0000
6160
CNPDB
31:16
—
—
—
—
—
—
—
—
—
—
—
15:0 CNPDB15 CNPDB14 CNPDB13 CNPDB12 CNPDB11 CNPDB10 CNPDB9 CNPDB8 CNPDB7 CNPDB6 CNPDB5
—
CNPDB4
—
—
—
— 0000
CNPDB3 CNPDB2 CNPDB1 CNPDB0 0000
6170
CNCONB
31:16
15:0
—
ON
—
—
—
—
SIDL
—
—
—
—
—
—
—
—
—
—
—
—
—
— 0000
—
—
—
—
—
—
—
—
—
—
— 0000
6180
CNENB
31:16
—
15:0 CNIEB15
—
CNIEB14
—
CNIEB13
—
CNIEB12
—
CNIEB11
—
CNIEB10
—
CNIEB9
—
CNIEB8
—
CNIEB7
—
CNIEB6
—
CNIEB5
—
CNIEB4
—
—
—
— 0000
CNIEB3 CNIEB2 CNIEB1 CNIEB0 0000
31:16
—
6190 CNSTATB
15:0
CN
STATB15
—
CN
STATB14
—
CN
STATB13
—
CN
STATB12
—
CN
STATB11
—
CN
STATB10
—
CN
STATB9
—
CN
STATB8
—
CN
STATB7
—
CN
STATB6
—
CN
STATB5
—
CN
STATB4
—
—
—
— 0000
CN
CN
CN
CN
STATB3 STATB2 STATB1 STATB0 0000
Legend:
Note 1:
x = Unknown value on Reset; — = Unimplemented, read as ‘0’; Reset values are shown in hexadecimal.
All registers in this table have corresponding CLR, SET and INV registers at its virtual address, plus an offset of 0x4, 0x8 and 0xC, respectively. See Section 11.2 “CLR, SET, and INV Registers” for
more information.