TABLE 4-26: DMAC REGISTER MAP
SFR
Name
Addr. Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9
DMA0CON 0B00 CHEN SIZE DIR HALF NULLW
—
—
DMA0REQ 0B02 FORCE —
—
—
—
—
—
DMA0STAL 0B04
DMA0STAH 0B06 —
—
—
—
—
—
—
DMA0STBL 0B08
DMA0STBH 0B0A —
—
—
—
—
—
—
DMA0PAD 0B0C
DMA0CNT 0B0E —
—
DMA1CON 0B10 CHEN SIZE DIR HALF NULLW
—
—
DMA1REQ 0B12 FORCE —
—
—
—
—
—
DMA1STAL 0B14
DMA1STAH 0B16 —
—
—
—
—
—
—
DMA1STBL 0B18
DMA1STBH 0B1A —
—
—
—
—
—
—
DMA1PAD 0B1C
DMA1CNT 0B1E —
—
DMA2CON 0B20 CHEN SIZE DIR HALF NULLW
—
—
DMA2REQ 0B22 FORCE —
—
—
—
—
—
DMA2STAL 0B24
DMA2STAH 0B26 —
—
—
—
—
—
—
DMA2STBL 0B28
DMA2STBH 0B2A —
—
—
—
—
—
—
DMA2PAD 0B2C
DMA2CNT 0B2E —
—
DMA3CON 0B30 CHEN SIZE DIR HALF NULLW
—
—
DMA3REQ 0B32 FORCE —
—
—
—
—
—
DMA3STAL 0B34
DMA3STAH 0B36 —
—
—
—
—
—
—
DMA3STBL 0B38
DMA3STBH 0B3A —
—
—
—
—
—
—
DMA3PAD 0B3C
DMA3CNT 0B3E —
—
DMAPWC
0BF0 —
—
—
—
—
—
—
DMARQC
0BF2 —
—
—
—
—
—
—
DMAPPS
0BF4 —
—
—
—
—
—
—
Legend: — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.
Bit 8
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Bit 7
Bit 6
Bit 5
—
—
IRQSEL7 IRQSEL6
STA<15:0>
AMODE1
IRQSEL5
STB<15:0>
PAD<15:0>
CNT<13:0>
—
—
AMODE1
IRQSEL7 IRQSEL6 IRQSEL5
STA<15:0>
STB<15:0>
PAD<15:0>
CNT<13:0>
—
—
AMODE1
IRQSEL7 IRQSEL6 IRQSEL5
STA<15:0>
STB<15:0>
PAD<15:0>
CNT<13:0>
—
—
AMODE1
IRQSEL7 IRQSEL6 IRQSEL5
STA<15:0>
STB<15:0>
PAD<15:0>
CNT<13:0>
—
—
—
—
—
—
—
—
—
Bit 4
Bit 3
AMODE0
—
IRQSEL4 IRQSEL3
STA<23:16>
STB<23:16>
AMODE0
—
IRQSEL4 IRQSEL3
STA<23:16>
STB<23:16>
AMODE0
—
IRQSEL4 IRQSEL3
STA<23:16>
STB<23:16>
AMODE0
—
IRQSEL4 IRQSEL3
STA<23:16>
STB<23:16>
—
—
—
Bit 2
Bit 1
—
MODE1
IRQSEL2 IRQSEL1
—
MODE1
IRQSEL2 IRQSEL1
—
MODE1
IRQSEL2 IRQSEL1
—
MODE1
IRQSEL2 IRQSEL1
PWCOL<3:0>
RQCOL<3:0>
PPST<3:0>
Bit 0
MODE0
IRQSEL0
MODE0
IRQSEL0
MODE0
IRQSEL0
MODE0
IRQSEL0
All
Resets
0000
00FF
0000
0000
0000
0000
0000
0000
0000
00FF
0000
0000
0000
0000
0000
0000
0000
00FF
0000
0000
0000
0000
0000
0000
0000
00FF
0000
0000
0000
0000
0000
0000
0000
0000
0000