DatasheetQ Logo
Electronic component search and free download site. Transistors,MosFET ,Diode,Integrated circuits

OR2T15B7BA352-DB View Datasheet(PDF) - Lattice Semiconductor

Part Name
Description
Manufacturer
OR2T15B7BA352-DB
ORCAยฎ Series 2 Field-Programmable Gate Arrays
Lattice
Lattice Semiconductor 
OR2T15B7BA352-DB Datasheet PDF : 200 Pages
First Prev 151 152 153 154 155 156 157 158 159 160 Next Last
ORCA Series 2 FPGAs
Data Sheet
November 2006
Timing Characteristics (continued)
Table 45A. OR2CxxA/OR2TxxA Global Input to Clock Setup/Hold Time (Pin-to-Pin)
OR2CxxA Commercial: VDD = 5.0 V ยฑ 5%, 0 ยฐC โ‰ค TA โ‰ค 70 ยฐC; Industrial: VDD = 5.0 V ยฑ 10%, โ€“40 ยฐC โ‰ค TA โ‰ค +85 ยฐC.
OR2TxxA Commercial: VDD = 3.0 V to 3.6 V, 0 ยฐC โ‰ค TA โ‰ค 70 ยฐC; Industrial: VDD = 3.0 V to 3.6 V, โ€“40 ยฐC โ‰ค TA โ‰ค +85 ยฐC.
Description
(TJ = all, VDD = all)
Device
S Input to CLK (TTL/CMOS)
Setup Time (no delay)
ICE Input to CLK (TTL/CMOS)
D Setup Time (delayed)
EV UE Input to CLK (TTL/CMOS)
Hold Time (no delay)
T D TIN Input to CLK (TTL/CMOS)
EC N Hold Time (delayed)
OR2C/2T04A
OR2C06A
OR2C/2T08A
OR2C/2T10A
OR2C12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
OR2C/2T04A
OR2C06A
OR2C/2T08A
OR2C/2T10A
OR2C12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
OR2C/2T04A
OR2C06A
OR2C/2T08A
OR2C/2T10A
OR2C12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
OR2C/2T04A
OR2C06A
OR2C/2T08A
OR2C/2T10A
OR2C12A
OR2C/2T15A
OR2C/2T26A
OR2C/2T40A
-3
Min Max
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
5.5 โ€”
5.4 โ€”
5.3 โ€”
5.0 โ€”
4.9 โ€”
4.7 โ€”
6.9 โ€”
6.4 โ€”
4.0 โ€”
4.1 โ€”
4.3 โ€”
4.6 โ€”
4.8 โ€”
5.1 โ€”
5.8 โ€”
6.8 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
-4
Min Max
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
4.2 โ€”
4.1 โ€”
4.0 โ€”
3.9 โ€”
3.8 โ€”
3.6 โ€”
6.0 โ€”
5.5 โ€”
3.8 โ€”
3.9 โ€”
4.1 โ€”
4.4 โ€”
4.6 โ€”
4.9 โ€”
5.6 โ€”
6.6 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
Speed
-5
Min Max
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
4.0 โ€”
3.9 โ€”
3.8 โ€”
3.7 โ€”
3.6 โ€”
3.4 โ€”
5.7 โ€”
5.2 โ€”
3.6 โ€”
3.7 โ€”
3.9 โ€”
4.2 โ€”
4.4 โ€”
4.7 โ€”
5.3 โ€”
6.3 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
-6
Min Max
โ€”โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
4.1 โ€”
6.7 โ€”
6.5 โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
4.2 โ€”
4.6 โ€”
5.8 โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
โ€”โ€”
0.0 โ€”
0.0 โ€”
0.0 โ€”
-7
Unit
Min Max
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
0.0 โ€” ns
0.0 โ€” ns
0.0 โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
4.1 โ€” ns
6.0 โ€” ns
5.8 โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
3.7 โ€” ns
4.1 โ€” ns
4.9 โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
โ€” โ€” ns
0.0 โ€” ns
0.0 โ€” ns
0.0 โ€” ns
O Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by ispLEVER.
L This clock delay is for a fully routed clock tree that uses the primary clock network. It includes both the input buffer delay and the clock routing to
E C the PFU CLK input. The delay will be reduced if any of the clock branches are not used. The given Setup (Delayed and No delay) and Hold
(Delayed) timing allows the input clock pin to be located in any PIC on any side of the device, but direct I/Oโ†’FF routing must be used. The Hold
(No delay) timing assumes the clock pin is located at one of the four center PICs and direct I/Oโ†’FF routing is used. If it is not located at one of
S IS the four center PICs, this delay must be increased by up to the following amounts: OR2C/2T04A = 5.3%, OR2C06A = 6.4%, OR2C/2T08A =
D 7.3%, OR2C/2T10A = 9.1%, OR2C12A = 10.8%, OR2C/2T15A = 12.2%, OR2C/2T26A = 16.1%, OR2C/2T40A = 21.2%.
156
Lattice Semiconductor

Share Link: 

datasheetq.com  [ Privacy Policy ] [ Request Datasheet ] [ Contact Us ]